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Computer Engineering, Arts and Books

RISC-V

RISC-V Instruction encoding(Opcode, Funct3, Funct6/7)

Instruction encoding of RISC-V I note Opcode, Funct 3, Funct 6/7 of each instruction type of RISC - V. Format Instruction Opcode Funct3 Funct6/7 R-type add 0110011 000 0000000 sub 0110011 000 0100000 sll 0110011 001 0000000 xor 0110011 100…

RISC-V 基本命令セットRV32Iについて(2) [@20180220 update]

RISC-Vの基本命令セットRV32Iについて(2) 条件分岐命令(Conditional Branches) imm rs2 rs1 funct3 imm opcode mnemonic 説明 [31:25] [24:20] [19:15] [14:12] [11:7] [6:0] offset rs2 rs1 000 offset 1100011 BEQ 「rs1=rs2」の時に分岐 offset rs2 …

RISC-V 基本命令セットRV32Iについて(1) [@20180218更新]

RISC-Vの基本命令セットRV32I RISC-VのRV32Iについてメモ。 基本命令フォーマット(Base Instruction Formats) 整数演算命令(Integer Computational Instructions) レジスターレジスタ間演算(Integer Register-Register Operations) funct7 rs2 rs1 fun…

RISC-V 命令セットアーキテクチャ(ISA)の構成とレジスタファイルの構成

RISC-Vの特直(改めて) 単純な命令セット 条件フラグの削除 加減算のオーバーフローを無視 16ビット可変長な命令エンコーディング 分岐遅延スロットの削除 乗除算のためのHI/LOレジスタの削除 リトルエンディアン方式 命令セットアーキテクチャ(ISA)の構…

HiFive Unleashed:世界初のLinux対応RISC-Vチップ

SiFiveが「HiFive Unleashed」っていう世界初のLinux対応RISC-Vチップを発表(SiFiveのFreedom U540 SOCを中心に構成されているみたい)。とりあえずざっくりとメモしておく。 HiFive Unleashedの特徴 4 + 1マルチコアコヒーレント構成、最大1.5 GHz(Freedo…

メニーコアRISC-V 「Celerity」とBaseJump

学生が開発したRISC-V メニーコアチップをwebで発見。 news.mynavi.jp (以下はスライド : Celerity: An Open Source RISC-V Tiered Accelerator Fabric) http://www-personal.umich.edu/~rovinski/pub/ajayi2017celerity.pdf 「開発されたCelerityチップは5…

RISC-Vについて

最近、注目を集めているRISC-Vについてメモ。 RISC-Vって? RISC-Vは、カリフォルニア大学バークレイ校(UCB)のKreste Asanović教授、David Patterson教授らが中心になって開発したRISCのISA(Instruction Set Architecture)である。UCBはコンピュータアー…

Syntacore社のRISC-Vチップ SCRファミリについて@ [追記:2018/01/31]

Syntacore社のSCRファミリ Syntacore社のSCRファミリはRISC-Vを採用したマイクロプロセッサIPである。その用途範囲は組み込み用のMCUコアからSMP をサポートするアプリケーションコアまで幅広い。とりあえず、SCRファミリ中の組み込み用MCUであるSCR1 が無償…

RISC-Vの実装について

RISC-Vの実装についてメモ。 RISC-V:UCBの実装 Rocket Chip ・バークレイの元祖RISC-V実装。シングル命令発行、5段パイプライン構成 ・コアの実装はChisel ・ChiselからVerilogコードの生成も可能(解読するのは難しそうだが。。。) ・XilinxのFPGA向けに…

Rocket Chip(RISC-V)からverilogコード生成を試す

Rocket Chipからverilogコードの生成を試して見たのだが、scalaとjavaのバージョン関係で躓いたのでメモ。 以下のサイトを参考に問題を解決した。 どうやらjava9とscala 2.11の相性がよくないみたい。scala 2.12ではこの問題は改善されるようなので、とりあ…

RISC-VのInstruction Set Simulator(ISS)を試す[追記:インストールされるツール群]

開発環境 Ubuntu 16.04 (Linux 4.10.0-28-generic #32~16.04.2-Ubuntu SMP) on VirtualBox Memori : 2GB Processor core : 2 インストール手順 1, 以下のコマンドから必要なパッケージをインストールする。 $ sudo apt-get install autoconf automake autoto…